東京--(美國商業資訊)--東芝公司（Toshiba Corporation, TOKYO:6502）今天宣布，該公司已經開發出適用於低功耗微控制器備用RAM的極低洩漏65奈米靜態隨機存取記憶體（SRAM），它可以實現從深度休眠模式快速喚醒。

東芝於2月11日在2014年美國電氣和電子工程師協會（IEEE）國際固態電路會議上公布了這一進展，本次大會在加州舊金山舉行。

可穿戴式設備、醫療照護工具和智慧電表等低功耗系統對較長的電池放電時間存在強勁需求。降低這些系統所使用微控制器的功耗存在許多挑戰，隨著製程的升級換代，洩漏電流的增加和有功功耗造成了問題。減少RAM（待機期間可以保存資料）中的洩漏電流尤為重要。

通常的微控制器可以透過深度休眠模式（待機電流小於1μA）降低功耗。但是，這使得通常的SRAM無法保存資料，因為SRAM需要遠高於1μA的待機電流。因此，當系統從深度休眠模式中喚醒時，重新載入資料需要花費較長時間。使用鐵電隨機記存取憶體（FRAM）作為備用RAM可以消除這一重新載入問題，但是FRAM的速度慢很多，比SRAM消耗更多有效功率，並且需要更多製程成本。

東芝已經開發了一種洩漏率低於傳統SRAM千分之一的極低洩漏SRAM；當採用65奈米製程時每位元洩露電流為27fA。這一水準低於採用65奈米以上技術製造的SRAM的已發布資料。這種新的SRAM充電一次便可以在備用記憶體（容量約為100Kbyte）中保留資料超過10年時間。

採用最近的製程技術製造的MOSFET擁有更高的閘極漏電、閘極偏壓感應汲極漏電流（GIDL）和溝道漏電。東芝已經開發了一種低洩漏電晶體（擁有厚閘氧化層、長溝道和最佳來源漏擴散分布）來減少這些洩漏因素，並將其部署於SRAM儲存單元。該公司已經開發了幾種創新的減少洩漏電路。其中一種是將反向偏壓應用至儲存單元的NMOS的來源偏壓電路，另一種電路在資料保存期間切斷了週邊電路的供給電壓。

低洩漏電晶體比傳統電晶體大，從而使整體單元區有所增大。在1.2V供給電壓條件下，東芝使單元尺寸較採用該設備的原始設計規則設計的區域降低了20%。通常，大電晶體電路擁有更高的有效功耗。透過採用「四分之一陣列啟動計畫」和「電荷分享分層位元線」降功耗電路，東芝已經抑制了這種有效功耗增加。

憑藉極低的洩漏電流，讀取時間為7ns的SRAM擁有足夠快的速度，能夠用作低功耗微控制器的工作RAM和深度休眠模式時的備用RAM。由於系統無需重新載入資料，因此從深度睡眠喚醒的速度有所提高。

東芝計畫在2014年發布的產品中使用該RAM，並預計在未來的電池驅動產品中廣泛使用它。

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