加州聖約瑟--(美國商業資訊)--半導體和消費電子產業領先的SoC實現解決方案廠商Atrenta Inc.今日宣布支援SpyGlass平臺與 Xilinx® Vivado®設計套件相容，包括支援IEEE 1735加密模型和硬體巨集。有了這一支援，客戶將能夠利用嵌入式Xilinx加密IP和硬體巨集對RTL設計執行全面的CDC分析。
隨著FPGA容量不斷增加，越來越多的晶片設計商選擇在FPGA平臺上進行單晶片系統(SoC)設計。為解決這一不斷成長的複雜性，Xilinx等FPGA供應商正提供越來越多的IP標準功能模組，以實現最大化的設計再利用，降低功率並提高效率。Xilinx透過加密或硬體巨集將大量這樣的IP交付給客戶。傳統上，用於RTL分析和驗證的協力廠商EDA工具將這些視為黑盒，因為其缺乏對內部的可見性。這種方法可能容易出錯，就CDC驗證而言尤其是如此，在CDC驗證中，追蹤進出這些IP的所有路徑十分必要。Atrenta已與Xilinx合作，透過採用IEEE 1735加密並利用產業標準的硬體巨集模型，為將這些模組順暢整合至SpyGlass平臺增加支援。
Xilinx設計方法資深行銷總監Tom Feist表示：「Xilinx透過將Vivado設計套件與來自我們聯盟成員公司生態系統的產業領先工具相結合，向公司客戶提供最全面的解決方案。透過與Atrenta的合作，我們能夠利用Atrenta的SpyGlass CDC為Vivado用戶提供完整、順暢的時域驗證流程的優勢。」
新一代SpyGlass和Vivado可與Xilinx Tcl Store相容使用，且支援終端使用者簡單地安裝和啟動SpyGlass。這一流程利用Xilinx UltraFast™設計方法和 SpyGlass GuideWare方法，可在整個設計中執行準確全面的CDC分析，包括，非RTL硬體巨集和IEEE 1735加密RTL模組。
Atrenta公司行銷副總裁Piyush Sancheti表示：「作為RTL Signoff的黃金標準，我們非常興奮能夠將公司的解決方案延伸至快速成長的FPGA設計領域。跨時域(clock domain crossing)問題和亞穩態(metastability)問題的驗證對於具有多個非同步時域的SoC設計而言極為重要。這次與Xilinx的合作將惠及雙方公司的客戶，讓他們能夠利用產業領先的CDC解決方案的全部潛力。」
在於加州舊金山舉行的第52屆設計自動化會議(DAC)上，Atrenta與Xilinx將在Atrenta攤位(#1732)上展示雙方的合作成果。如需瞭解詳情和報名，請造訪：www.atrenta.com/DAC2015。這一適用於Xilinx FPGA的增強型SpyGlass Flow將提供SpyGlass 5.5版本，計畫於6月底推出。這些工具可分別從Xilinx與Atrenta處購買。
關於Atrenta Inc.
Atrenta的SpyGlass Predictive Analyzer®（預測分析軟體平臺）能大幅提升世界領先半導體和消費電子公司的設計效率。複雜的單晶片系統(SoC)是推動當今消費電子革命的一大動力，該公司的專利解決方案能為複雜SoC嚴格的效能、能耗和面積要求提供早期的深入設計見解。全球有逾280家公司和數千名設計工程師依賴SpyGlass幫助在部署傳統的EDA工具前降低風險和成本。透過增加GenSys®和BugScope®，RTL修改和驗證效率也得到提高，能幫助工程師和管理者找到最快、成本最低的複雜SoC實作途徑。
SpyGlass源自Atrenta：見解、效率、信心。 www.atrenta.com
© 2015年Atrenta Inc.。保留所有權利。Atrenta、Atrenta標誌、SpyGlass、SpyGlass Predictive Analyzer、GenSys和BugScope均為Atrenta Inc.的註冊商標。所有其他標誌和名稱均為各自所有者的財產。
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